Cada módulo de 2 núcleos comparte:

• La caché L1 de instrucciones de 64 KB y 2 vías.
• Las etapas de fetch (32 bytes / ciclo).
• El hardware de Branch Prediction.
• Los cuatro decoders X86.
• La caché L2 compartida para cada dos INT cores con su L2 TLB.
• El Data Prefetcher encargado de precargar datos en las cachés.
• La FPU dual de 128 bit FMAC

Cada módulo de 2 núcleos no comparte:

• Un scheduler de enteros (INT scheduler) por core, unificado para ALUs y AGUs.
• L1d de 16 KB y alta asociatividad.
• Dos ALUs. Unidades de proceso de enteros.
• Dos AGUs. Unidades de generación de direcciones de memoria.
• Juego de registros y de registros alias con su hardware de renombramiento.
• Unidad de Load - Store con procesamiento fuera de orden en lecturas y escrituras a memoria con sus colas de comandos.

Según AMD, la mejora de prestaciones en enteros gracias a integrar un segundo núcleo en el módulo ronda el 80%.^{[cita requerida]}